為追趕天璣9200，高通用上了哪些手段？提高芯片性能，這些技術“不遺余力”

高通發布的新款芯片驍龍8G2已開始大舉宣傳造勢，它在單核性能方面無法與中國臺灣的聯發科拉開差距，于是強調多核性能，模仿了聯發科的多叢集設計以及跑分競賽，試圖借此挽回劣勢。

高通的驍龍8G2無法與聯發科的天璣9200拉開單核性能差距，在于它們的單核性能指標都來自于ARM的公版核心X3，芯片制造工藝也是臺積電的4nm，如此情況下單核性能當然高度一致。

無奈之下，高通的驍龍8G2采用了1+2+2+3的四叢集設計，通過減少一顆功耗核心A510而增加一顆性能核心A715的方式來提高性能，如此一來驍龍8G2就擁有了1顆超大核心X3和四顆性能核心A715，比聯發科的天璣9200多了一顆性能核心A715，由此在多核跑分方面超越了聯發科。

其實說到底，高通和聯發科如今都類似于組裝芯片企業，它們所采用的核心都是ARM的公版核心，如此一來它們在性能方面其實都已落后于蘋果的A16處理器，甚至在單核性能方面還不如蘋果的A14處理器，唯有在多核性能方面挽回一局。

當然高通也有自己的殺手锏，那就是GPU性能，驍龍8G2所采用的Adreno740成為移動芯片市場最強的GPU，超越了聯發科和蘋果，這是高通最后剩下的唯一優勢了，在如今手機偏向于視頻、游戲、拍照等圖像應用的情況下，高通的Adreno GPU成為它的獨特優勢。

高通所采用的四叢集設計其實并非它首創，在移動芯片市場首創多叢集設計的其實是中國臺灣的聯發科，聯發科當時在手機芯片性能方面遠遠落后于高通和蘋果，因此聯發科率先開啟了手機芯片的多核戰術。

聯發科推動手機芯片從雙核到四核，然后是八核，更一度將手機芯片推高到十核設計，聯發科也由此將手機芯片從雙叢集設計推升到三叢集設計，首款十核芯片helio X20正是全球首款采用三叢集設計的芯片。helio X20采用了雙核A72+四核高頻A53+四核低頻A53的設計，以A72提供高性能，以八核A53沖高整體跑分，這種開創式設計在當時曾引發了熱議。

然而這種堆核心的方式很快就被證明是失敗的設計，因為核心數量過多導致功耗過高，為了控制功耗X20的高性能核心A72就無法將主頻提升得太高，單核性能反而落后了，而蘋果卻一直都堅持雙核設計，偏重于單核性能，事實證明蘋果是對的，業界人士指出手機多數時候都是單程序運行，多核性能唯一應用只有跑分，因此嘲諷聯發科是一核有難七核圍觀，后來手機芯片重新回到八核架構。

如今高通重新撿起這種多叢集設計，應該吸取了聯發科的教訓，或許是以X3提供高性能的單核性能，而通過控制A715核心的主頻來降低功耗，從而兼顧了散熱和性能，又可以將軍聯發科，但是卻不會是蘋果的對手。


3D封裝可大幅提高芯片性能 應用規模有望快速擴大

3D封裝，是一種先進封裝工藝，采用三維結構形式對芯片進行三維集成，在不改變封裝尺寸的條件下，于垂直方向上疊加兩個或兩個以上芯片進行一體化封裝。3D封裝是在2D多芯片組件的基礎上發展而來，具有高性能、多功能、高密度、大容量等特點，并且實現了尺寸最小化，符合半導體器件小型化、高性能化、多功能化的發展趨勢，可用于處理器、存儲器等制造領域。

目前，5nm芯片已經量產，預計到2025年2nm芯片將實現量產。隨著工藝制程不斷縮小，芯片性能提升已經接近物理極限，摩爾定律失效，芯片無法再依靠集成更多的晶體管來提升性能，而市場對處理器與存儲器的計算性能、存儲能力要求還在不斷提高。3D封裝成為解決這一問題的重要方案，在保持芯片尺寸的同時可提高其性能，能夠滿足芯片小型化、高性能化發展需求。

根據新思界產業研究中心發布的《2022-2027年中國3D封裝行業市場深度調研及發展前景預測報告》顯示，3D封裝可將裸芯片、SoC（系統級芯片）、微電子元件、運行內存等重新整合進行一體封裝，因此可以提高芯片性能、實現芯片功能多樣化。若多種電子元件各自封裝，整合在一起制造的半導體器件體積大且質量重，3D封裝集成度更高，運行速度更快，且其尺寸大幅縮小、重量大幅降低、能耗更低。

3D封裝可以僅進行芯片封裝，也可以進行芯片與微電子元件封裝，前者的目的主要在于提高芯片處理性能，后者的目的主要在于實現芯片功能多樣化。3D封裝的細分技術主要有PoP（疊層封裝）、MCP（多芯片封裝）、SiP（系統級封裝）等。其中，MCP主要封裝多個集成電路，更適用于生產高性能芯片；SiP可以封裝裸芯片及微電子元件，更適用于生產高功能集成度芯片。

從軟件層面榨出芯片算力

現有 AI 計算中的過多的冗余計算和運行引擎的能力有限，制約了對芯片性能的挖掘。在芯片資源供需不平衡的情況下，目前主流的做法是攻堅生產力的難題。

也有技術團隊另辟蹊徑。一家叫做 CoCoPIE 的 AI 公司，宣布可以通過壓縮和編譯協同設計技術，從軟件層面挖掘現有芯片算力，有望讓現有芯片性能成倍提升。

CoCoPIE 技術的核心在于壓縮和編譯兩個步驟的“協同設計”，即在設計壓縮的時候考慮編譯器及硬件的偏好從而選擇壓縮的方式，在設計編譯器的時候利用壓縮模型的特點來設計相應的編譯優化方法。對應壓縮和編譯兩個步驟，我們為 CoCoPIE 框架設計了兩個組件：CoCo-Gen 和 CoCo-Tune。CoCo-Gen 通過將基于模式的神經網絡剪枝與基于模式的代碼生成相協同，生成高效的執行代碼；CoCo-Tune 則能夠顯著縮短 DNN 模型壓縮及訓練的過程。

CoCoPIE 的技術是通用的，可廣泛地應用于各種 CPU、GPU、DSP 及 AI 專用芯片，如 NPU、APU、TPU 等。

CoCoPIE 在相關領域發表了大量的頂級國際會議論文，從上層 AI 應用優化技術，AI 模型設計技術，到編譯器優化技術，底層硬件相關優化技術。特別是 CoCoPIE 的技術介紹文章發表在今年 6 月份的 Communications of ACM 上，這是美國計算機學會的旗艦刊物，與今年的圖靈獎同期發布，這說明學術界對 CoCoPIE 的工作的高度認可。

CoCoPIE 公司負責人李曉峰表示：“ CoCoPIE 獨有的 AI 軟件技術棧，解決了端側 AI 發展和普及的瓶頸問題，這在業界目前還是獨一無二。測試數據和客戶反饋都表明，與其它方案的比較優勢十分明顯，有較大的機會在端側設備智慧化的浪潮中勝出。”


碳納米管或將成為集成電路支撐材料

在半導體發展初期，晶體管由鍺制作，很快就被硅取代。發展到今天，硅基芯片已到達工藝極限——3nm，更小的制程和更小的晶體管，會讓硅基芯片出現漏電效應和短溝道效應。因此半導體行業亟需可與硅基材料相媲美的材料，碳納米管順勢進入公眾的視野。

碳納米管又名巴基管，是一種具有特殊結構的一維量子材料，主要由呈六邊形排列的碳原子構成數層到數十層的同軸圓管。其層與層之間保持固定的距離，約0.34nm，直徑一般為2~20 nm。

1991年，日本物理學家飯島澄男在高分辨透射電子顯微鏡下檢驗石墨電弧設備中產生的球狀碳分子時，意外發現了由管狀的同軸納米管組成的碳分子，即碳納米管。經過七年不間斷的深入研究與測試，在1998年，IBM研究人員制作出首個可工作的碳納米管晶體管。

彭練矛院士介紹道，碳納米管主要有以下4個方面的特點：

1.特殊且完美的一維結構，極大壓抑了背散射，是一種低功耗的彈道運輸。

2. 擁有理想的無懸掛鍵結構，優異的化學穩定性、超潔凈的表面使得它具有極高的柵效率。

3. 極高的載流子遷移率以及超小的本征電容，能夠高速響應。

4. 超薄的導電通道、極好的靜電控制，無短溝道效應，性能接近理論極限的亞5納米平面晶體管。

“碳納米管作為未來集成電路的支撐材料，仍有不少問題亟需解決。”如2009年ITRS提出的“碳納米管5+”挑戰等，需要逐一解決。彭練矛院士表示，經過近二十年的努力，彭練矛院士帶領的北京大學研究團隊現已基本解決ITRS提出的”碳納米管5+”挑戰，實現了整套的碳納米管集成電路和光電器件制備技術。

他分析認為，碳納米管技術現存的根本性挑戰是摻雜難題。

據了解，2005年Intel公司一項關于碳納米管技術的評估數據顯示，碳管的p型器件性能已經超過了硅基PMOS器件，然而碳管n型器件性能遠低于其p型器件和硅基NMOS器件。因此Intel公司得出結論：采用傳統的半導體摻雜工藝，無法制備出性能超越硅基CMOS的碳納米管器件。

“我們的團隊于2007年發展了全新的碳納米管無摻雜CMOS技術，性能接近了理論極限，全面超越了硅基CMOS器件。”據介紹，彭練矛院士帶領的北京大學研究團隊已經發展了整套碳基CMOS集成電路無摻雜的制備技術，制作出了柵長僅為5nm的碳晶體管，尺寸方面與硅基相當，綜合性能卻超過了硅基的十倍還多。